28 septembre 2009 - Brain-computer interfaces ( An international assessment of research and development trends) Auteur(s) : BERGER T.W, MCFARLAND D.J., TAYLOR D.M Date de parution: 09-2008 Langue : ANGLAIS

La Vérification fonctionnelle reste l'un des plus grands défis dans le développement de systèmes complexes sur puce (SoC).  Malgré l'introduction de nouvelles technologies successives, l'écart entre la capacité de conception et de la confiance dans la  vérification continue de se creuser. Le plus gros problème est que ces diverses technologies nouvelles ont conduit à une prolifération d'outils de vérification , la plupart avec leurs propres langues et méthodologies. Heureusement, une solution est à portée de main. SystemVerilog est un langage unifié qui sert à la fois les ingénieurs de conception et de vérification par RTL y compris la conception des constructions, les affirmations et un ensemble riche de vérification des constructions. SystemVerilog est une norme industrielle qui est bien appuyé par un large éventail d'outils de vérification et de plateformes. Une seule langue favorise le développement d'une simulation unifiée d'outils basés sur la vérification ou platform. La Consolidation d'outils de pointe dans une plateforme unifiée et la convergence vers un langage unifié permettant le développement d'une méthodologie de vérification unifiée qui puisse être utilisé sur un large éventail de projets de SoC . ARM et Synopsys ont travaillé ensemble pour définir un tel méthode dans le Manuel de méthodologie de vérification de SystemVerilog. Ce livre est basé sur les meilleures pratiques de vérification par ARM, Synopsys et leurs clients.Verification Methodology Manual for SystemVerilog est un plan directeur pour la vérification et pour guider les équipes de SoC à construire un environnement de vérification réutilisables et de profiter pleinement de conceptions pour les techniques de vérification, contraint de génération aléatoire de relance.